数字验证工程师 / Digital Verification Engineer

1、负责数字模块和系统级验证；

2、制定高覆盖率验证计划和搭建验证环境；

3、生成随机化测试向量；

4、执行带有时序参数门级仿真验证；

5、协助FPGA工程师搭建并调试FPGA验证环境。




1, Responsible for digital module level, and system level verification.

2, Make verification plan with high coverage and build verification environment.

3, Generate random test vector.

4, Simulate gate-level netlist with timing parameters.

5, Support the FPGA engineer to build and debug the FPGA verification environment.




岗位要求：

1、电子工程类本科及以上学历，三年及以上经验；

2、熟悉数字电路验证流程；

3、精通Systemverilog/Verilog/C语言；

4、精通覆盖率模型、带约束的随机向量生成等验证方法学(UVM)；

5、熟练运用tcl/perl/makefiles等脚本；

6、熟练掌握Cadence逻辑仿真工具；

7、具有数模混合仿真经验者尤佳；

8、具有CMOS图像传感器芯片验证经验尤佳；

9、具有较强的学习能力，独立解决问题能力和良好的团队合作精神。

1, Electrical engineering bachelor degree or above, 3 years or above experience;

2, Familiar with digital verification flow.

3, Proficient in Systemverilog/Verilog/C.

4, Proficient in coverage model, random constrained vector generated verification methodology (UVM).

5, Have ability of writing TCL/perl/makefiles script.

6, Familiar with Cadence logic simulation tools.

7, Having experience in mix signal simulation is preferred.

8, With CIS chip verification experience is preferred.

9, Have strong ability of learning, problem solving and good team work spirit.