EDA/CAD工程师

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30万-60万/年
上海
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3年以上
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本科
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全职

职位诱惑: 五险一金,福利好,老板nice,股票期权,技术领先,成长空间大,免费班车

发布时间: 2022-03-14发布

职位描述

关于啄木鸟
公司希望彻底改变基于斯坦福大学颠覆性研究的半导体验证和确认。我们得到了国际顶级风险投资的支持，并在中国和台湾拥有一级设计公司客户。

我们目前在中国大陆和台湾设有办事处，并希望积极发展公司！

职位描述
我们正在寻找一位积极进取且注重细节的软件开发工程師加入我们公司。该角色将专注于实现和验证基于斯坦福大学多年研究的创新验证技术的产品，帮助我们扩展并将其转变为工业用途。您将负责开发、验证、产品化、和维护啄木鸟的 EDA 工具。这是一个可以精英团队的好机会，并能够在一个具有挑战性的领域学习，贡献和创新。个人还将与客户合作，将产品集成到他们的验证流程中。
啄木鸟为选定的候选人提供有竞争力的薪酬，并具有公平性。办公地点全国可议，工作薪资可议。

主要职责
主要职责将根据候选人的技能和专业知识来调整，而其中有可能包括下列几项：
· pre-SI 和 post-SI 完整周期验证 EDA 工具开发
· 物件导向开发和敏捷开发
· 与团队和客户合作开发

资格
· 具有电机/电子/计算机的硕士,博士学位。
· 工程师：具 EDA 工具开发相关经验
· 精通演算法和数据结构
· 精通 C / C++ 语言
· 精通 RTL 設計语言 (如 Verilog)
· 具有和 EDA 工具厂商合作的经验 (如 Cadence, Synopsys, Mentor)
· 熟悉 Linux 环境及至少一种脚本语言（如 Python, Perl, Tcl）
· 熟悉版本控制方法/系统，如Perforce或GIT
· 能够与内部和外部团队/客户有效合作。
· 具有强烈学习初创公司所可能需要的各种技能的渴望

首选技能
理想中的候选人将会有以下的经验：
· 有数字电路合成的经验，尤其是有使用 Synopsys Design Compiler 或 Cadence Genus 工具的经验
· 有使用 VC Formal 或 Cadence Jasper 的经验
有 System Verilog, Verilog, 或 VHDL 的经验