- 40万-80万/年
- 北京
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- 5年以上
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- 硕士
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- 全职
职位诱惑: 年终奖金,年度旅游,技术领先,通讯津贴,交通补助,福利好,成长空间大
发布时间: 2020-02-12发布
职位描述
岗位职责：
1.根据产品说明负责模块的接口定义，RTL代码编写，和文档整理。
2.负责RTL综合，时序检查，UPF定义，Lint/CDC等检查，确保设计代码质量。
3.负责和配合集成，供电，时钟，复位，面积和功耗优化工作。
4.负责所设计模块的基本功能验证定义和仿真，配合验证工程师完成详细的验证工作。
5.配合支持芯片的样品调试和问题解决。
6.参与项目的整体规划，保证负责模块的按时，高质量交付。
任职资格：
1. 通信、电子工程、微电子等相关专业硕士及以上学历，3-15年IC设计经验，有Data plane (MAC/RLC/PDCP/SDAP)ASIC设计经验。
2. 熟练使用Verilog/System Verilog/VHDL语言进行代码开发, 熟练使用EDA设计验证工具: VCS, Verdi, Spyglass等。
3. 有5G，LTE，NoC, LPDDR, ARM, DSP, PCIE, Security, Clock, Power, FPGA等开发应用经验者优先。
4. 具有良好的英文能力，阅读和日常交流通畅。
5. 具有较强的协调、沟通能力，和良好的团队精神。
职位发布者
OPPO广东移动通信有限公司
HR
7天
简历处理用时
100%
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沪公网安备31011502017136号