- 15万-30万/年
- 北京
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- 3年以上
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- 硕士
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- 全职
职位诱惑: 年终奖金,五险一金,福利好,老板nice,技术领先,技能培训
发布时间: 2019-07-03发布
职位描述
工作职责：
参与RISC处理器核的设计，针对处理器核心流水线和相关逻辑执行RTL设计对设计进行优化，以满足时序、功耗、性能等指标 与系统和软件工程师团队合作定义高级架构 参与下一代高性能处理器内核的微体系结构定义 协助设计验证，FPGA功能验证，综合，功耗降低，时序收敛和平面布置
岗位要求：
教育背景/程度：计算机、电子工程、微电子或相关专业；
经验：计算机、电子或计算机等相关专业硕士以上学位 具有3年以上高性能微处理器设计和微体系结构经验 具有3年以上的Verilog RTL开发经验，精通CPU，SOC，GPU或ASIC设计工具 具备从设计到产品流片到芯片调试的开发经验
具备以下基本专业知识： - 处理器架构，逻辑设计，高速数据总线 - 高速电路的RTL设计技术
任职资格：
1、微电子/电子工程/通信/计算机等相关专业硕士及以上学历；
2、精通数字电路设计流程，精通RTL代码书写，具有电路优化的经验；
3、熟悉处理器体系结构，包括CPU编程模型、流水线架构；
4、精通VCS/Deisgn compiler/PT等常见的IC软件与开发工具；
5、有以下某一方面的工作经历尤佳：
1）参与过CPU核的开发；
2）参与过浮点单元的开发；
3）参与过多核处理器的开发；
工作地点：北京市海淀区中关村东路95号中科院自动化所
职位发布者
孙
HR
7天
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100%
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沪公网安备31011502017136号