- 25万-40万/年
- 北京
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- 3年以上
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- 本科
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- 全职
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发布时间: 2019-03-29发布
职位描述
岗位要求：
1. 根据算法的matlab或者C模型，实现RTL结构设计和代码编写;
2. 时钟复位模块设计，总线模块设计，SOC集成;
3. 协助FPGA原形验证相关工作；
4. 协助产品测试、调试和应用。
任职要求：
1. 本科以上学历，2年以上工作经验；
2. 熟悉SOC设计及验证流程，掌握Verilog、SystemVerilog、C语言；
3. 熟悉无线通信收发调制解调的原理，熟悉Matlab的使用；
4. 熟悉综合，STA，Formal，DFT的流程，熟练掌握相关工具的使用；
5. 熟悉低功耗设计流程和方法，有UPF和MVRC等工具的使用经验。
职位发布者
sophie.zhang
7天
简历处理用时
100%
简历及时处理率
沪公网安备31011502017136号