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发布时间: 2019-01-29发布
熟悉verilog或VHDL、完成过较大的verilog/VHDL design；对搭建复杂的testbench有一定了解；对ASIC flow和FPGA verification/flow 有一定的了解或经验；对计算机体系结构有一定的了解；对数字信号处理有一定的了解；对处理器设计有一定了解的加分。以上要求属于参考，针对实习生的话要求会降低
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